AMD EPYC Venice 9006: bis zu 256 Kerne pro Sockel

Der wesentliche Unterschied beim EPYC 9006 (Venice) liegt vor allem in den 256 Kernen pro Sockel. Das sind dreimal so viele wie beim Vorgängermodell EPYC 9005. Zu den weiteren Besonderheiten zählen die doppelte Speicherbandbreite und ein neues PCIe 6.0-E/A-Subsystem. Darüber hinaus spielt auch die aktualisierte Zen-6-Mikroarchitektur eine große Rolle.

Ein Blick auf die technischen Merkmale der neuen Serie

AMD hat beschlossen, die Produktpalette anhand von zwei Haupttypen von Sockeln in verschiedene Anwendungsbereiche zu unterteilen. Die neue Serie deckt ein wesentlich breiteres Spektrum an Aufgaben ab, was einen großen Schritt darstellt, der mit der Umstellung auf eine Architektur mit separatem I/O-Chip verglichen werden kann.

Die EPYC-9006-Prozessoren basieren auf der Zen-6c- und der Zen-6-Architektur. Praktisch gesehen sind sie nahezu identisch und benötigen keine spezifische Softwareoptimierung, um zusammenzuarbeiten. Der wesentliche Unterschied besteht darin, dass sie auf unterschiedliche Leistungsziele und Marktsegmente ausgerichtet sind.

Zen-6-Kerne sind auf höhere Taktraten ausgelegt, während Zen 6c weniger Chipfläche beansprucht und für eine hohe Packungsdichte optimiert ist. Zen 6c bietet keine Unterstützung für SD-V-Cache, und seine Betriebsfrequenzen sind etwas niedriger.

AMD gibt an, dass die Zen-6-Architektur im Vergleich zu Zen 5 eine Steigerung der Befehlsdurchsatzrate (IPC) um 20 % aufweist. Diese Steigerungen wurden bei Unternehmens-Workloads gemessen. Noch beeindruckender ist hingegen eine IPC-Steigerung von fast 31 % bei KI-Aufgaben.

Diese enormen Verbesserungen werden durch Änderungen an der Befehlssatzarchitektur erreicht. Dazu gehören beispielsweise AVX-Befehle für INT8, ganzzahlige FMA-Operationen und Formatkonvertierungen. Außerdem wurden AVX-512 neue Befehle für die bitweise Matrixmultiplikation hinzugefügt. Darüber hinaus wurden drei neue, für die Virtualisierung konzipierte Kernel-Befehle hinzugefügt; der wirkungsvollste davon ist FRED.  

Eine erhebliche Verbesserung der Leistungsmerkmale wurde zudem durch die Vergrößerung des Mikrooperations-Caches erreicht. Die Gesamtkapazität des Op-Caches wurde auf 6.750 Befehle erhöht, was einer Steigerung von fast 13 % entspricht. Der Durchsatz stieg dabei von 12 auf fast 18 Operationen pro Taktzyklus.

AMD hat zudem den L3-Cache in den kompakten Chiplets vergrößert. Jeder Kern innerhalb des CCD von Zen 6c verfügt nun über 4 MB L3-Cache. Was den wesentlichen Unterschied zwischen dem CCD von Zen 6c und dem von Zen 6 betrifft, so erreicht die erste Variante eine maximale Frequenz von 4,1 GHz, während der CCD bei Zen 6 5,3 GHz erreicht.

Spezifische Aktualisierungen wurden auch am I/O-Die (IOD) vorgenommen, das PCIe-Controller, Speichercontroller und das RoT-Modul umfasst. Der neue Ansatz bei der Herstellung des Dies basiert nun auf dem 6-nm-Prozess von TSMC. Die wichtigste Änderung im IOD-Bereich betrifft zwei Chips mit Unterstützung für 8 DDR5-Kanäle.  

Die Verbindung zwischen den IOD-Chips und dem CCD erfolgt nun über winzige Siliziumbrücken, sodass der CCD direkt neben dem IOD platziert werden kann. Ein solcher Ansatz trägt dazu bei, den Stromverbrauch zu minimieren und die Latenz zu verringern. Trotz der offensichtlichen Vorteile kann dies gewisse Auswirkungen auf die Kosten haben.

Auf der Venice-SP7-Plattform kommen sowohl Single- als auch Dual-Socket-Konfigurationen zum Einsatz. Der Übergang zur Dual-Socket-Konfiguration erfordert die Zuweisung einiger PCIe-Lanes von jedem Prozessor.

Aufgrund der offensichtlichen Knappheit auf dem Speichermarkt nutzt die Venice-Plattform spezielle Technologien zur Minimierung der mit der DRAM-Nutzung verbundenen Kosten. So bietet beispielsweise die Unterstützung des CXL-Standards Möglichkeiten zur Speichererweiterung. Zudem werden MEXT-Technologien effektiv genutzt, um den verfügbaren Speicher mithilfe von Software-Tools zu erweitern.  

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